(資料圖片僅供參考)

IT之家 1 月 10 日消息，據(jù)中科院微電子研究所消息，隨著尺寸的不斷微縮，1T1C 結(jié)構(gòu)動態(tài)隨機(jī)存儲器（DRAM）的存儲電容限制問題愈發(fā)顯著，導(dǎo)致傳統(tǒng) 1T1C-DRAM 面臨微縮瓶頸。基于銦鎵鋅氧（IGZO）晶體管的 2T0C-DRAM 有望突破 1T1C-DRAM 的微縮瓶頸，在 3D DRAM 方面發(fā)揮更大的優(yōu)勢。

但目前的研究工作都基于平面結(jié)構(gòu)的 IGZO 器件，形成的 2T0C 單元尺寸（大約 20F2）比相同特征尺寸下的 1T1C 單元尺寸（6F2）大很多，使 IGZO-DRAM 缺少密度優(yōu)勢。

針對平面結(jié)構(gòu) IGZO-DRAM 的密度問題，微電子所微電子重點(diǎn)實(shí)驗(yàn)室劉明院士團(tuán)隊(duì)在垂直環(huán)形溝道結(jié)構(gòu)（Channel-All-Around, CAA）IGZO FET 的基礎(chǔ)上，研究了第二層器件堆疊前層間介質(zhì)層工藝的影響，驗(yàn)證了 CAA IGZO FET 在 2T0C DARM 應(yīng)用中的可靠性。

▲ CAA IGZO FET 的截面電鏡圖及轉(zhuǎn)移輸出曲線

經(jīng)過優(yōu)化后的 IGZO FET 表現(xiàn)出優(yōu)秀的可靠性，經(jīng)過 10000 秒柵極偏壓應(yīng)力穩(wěn)定性測試后（包括正偏壓與負(fù)偏壓條件），閾值電壓漂移小于 25mV，進(jìn)行 1012 次寫入擦除操作后沒有表現(xiàn)出性能劣化。該研究成果有助于推動實(shí)現(xiàn) 4F2 IGZO 2T0C-DRAM 單元。

▲ CAA IGZO FET 的可靠性測試結(jié)果

IT之家了解到，基于該成果的文章“Inter-Layer Dielectric Engineering for Monolithic Stacking 4F2-2T0C DRAM with Channel-All-Around (CAA) IGZO FET to Achieve Good Reliability (>104s Bias Stress, >1012 Cycles Endurance)”入選 2022 IEDM。微電子所碩士生陳傳科為第一作者，微電子所李泠研究員、耿玓副研究員為通訊作者。

標(biāo)簽： 的可靠性 微電子所